Elektronika Digital : Percobaan UP/DOWN ASYNCHRONOUS COUNTER (UP/DOWN RIPLE COUNTER)
PERCOBAAN 7
7.1 JUDUL : UP/DOWNASYNCHRONOUS COUNTER (UP/DOWN RIPLE COUNTER)
7.3 LANDASAN TEORI :
Up/Down
Asynchronous Counter atau Up/Down Riple Counter atau Counter Asinkron
naik/turun merupakan rangkaian counter yang dapat melakukan hitungan naik
maupun hitungan turun.
Rangkaian
counter Asinkron yang menggunakan flip-flop yang disusun seri,di mana output
flip-flop dihubungkan ke input clock/clk flip-flop di depannya.Untuk hitungan
counter naik yang dihubungkan output normalnya dan untuk hitungan turun yang
dihubungkan output inversnya.
7.4
DAFTAR ALAT :
1. Catu
daya.
2. Resistor
470 Ohm – 4 buah.
3. Function
generator.
4. LED
– 4 buah.
5. Kabel
jumper.
6. Proto
Board.
7. IC
7476 – 2 buah.
7.5
LANGKAH PERCOBAAN :
1. Buatlah
rangkaian seperti gambar 7.
 |
| Percobaan UP/DOWN ASYNCHRONOUS COUNTER (UP/DOWN RIPLE COUNTER) |
Gambar 7 Up/Down Counter
Asynchronous.
2. Berikan
input clock dengan pulas sebesar 1 Hz.
3.
Perhatikan nyala LED dan catat keadaan
ini pada tabel dibawah
Tabel Kebenaran :
Clock
|
Reset
|
Q0
|
Q1
|
Q2
|
Q3
|
-
|
1
|
||||
-
|
0
|
||||
-
|
1
|
||||
1
|
1
|
||||
2
|
1
|
||||
3
|
1
|
||||
4
|
1
|
||||
5
|
1
|
||||
6
|
1
|
||||
7
|
1
|
||||
8
|
1
|
||||
9
|
1
|
||||
10
|
1
|
||||
11
|
1
|
||||
12
|
1
|
||||
13
|
1
|
||||
14
|
1
|
||||
15
|
1
|
||||
16
|
1
|
4.
Rangkaian gambar 7 merupakan rangkaian
Asynchronous Up Counter.
5. Modifikasi rangkaian tersebut sehingga
dapat berfungsi sebagai Asynchronous Down Counter.
6.
Menunjukkan pada instruktur hasil
rangkaian yang telah dibuat.
7.
Ulangi langkah 2 sampai langkah 7.
7.6 DATA
PERCOBAAN
Tabel
1. Counter
Up (percobaan 1)
Clock
|
Reset
|
Q0
|
Q1
|
Q2
|
Q3
|
-
|
1
|
1
|
1
|
1
|
1
|
-
|
0
|
0
|
0
|
0
|
0
|
-
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
0
|
0
|
0
|
0
|
2
|
1
|
1
|
0
|
0
|
0
|
3
|
1
|
0
|
1
|
0
|
0
|
4
|
1
|
1
|
1
|
0
|
0
|
5
|
1
|
0
|
0
|
1
|
0
|
6
|
1
|
1
|
0
|
1
|
0
|
7
|
1
|
0
|
1
|
1
|
0
|
8
|
1
|
1
|
1
|
1
|
0
|
9
|
1
|
0
|
0
|
0
|
1
|
10
|
1
|
1
|
0
|
0
|
1
|
11
|
1
|
0
|
1
|
0
|
1
|
12
|
1
|
1
|
1
|
0
|
1
|
13
|
1
|
0
|
0
|
1
|
1
|
14
|
1
|
1
|
0
|
1
|
1
|
15
|
1
|
0
|
1
|
1
|
1
|
16
|
1
|
1
|
1
|
1
|
1
|
Tabel
2. Counter Down
(percobaan 2)
Clock
|
Reset
|
Q0
|
Q1
|
Q2
|
Q3
|
-
|
1
|
1
|
1
|
1
|
1
|
-
|
0
|
0
|
0
|
0
|
0
|
-
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
2
|
1
|
0
|
1
|
1
|
1
|
3
|
1
|
1
|
0
|
1
|
1
|
4
|
1
|
0
|
0
|
1
|
1
|
5
|
1
|
1
|
1
|
0
|
1
|
6
|
1
|
0
|
1
|
0
|
1
|
7
|
1
|
1
|
0
|
0
|
1
|
8
|
1
|
0
|
0
|
0
|
1
|
9
|
1
|
1
|
1
|
1
|
0
|
10
|
1
|
0
|
1
|
1
|
0
|
11
|
1
|
1
|
0
|
1
|
0
|
12
|
1
|
0
|
0
|
1
|
0
|
13
|
1
|
1
|
1
|
0
|
0
|
14
|
1
|
0
|
1
|
0
|
0
|
15
|
1
|
1
|
0
|
0
|
0
|
16
|
1
|
0
|
0
|
0
|
0
|
7.7
PEMBAHASAN
Dalam percobaan 7 ini
kami membuat up/down asyncronous menggunakan IC 7476 (J-K
FLIP-FLOP). Berdasarkan
hasil data yang sudah diperoleh dapat
dilihat pada saat kami menghubungkan reset dengan aktif tinggi atau logic 1 maka akan reset aktif tinggi. Kemudian kami menghubungkan reset dengan aktif rendah
atau logic 0, maka outputnya jg
akan mereset akti rendah. Setelah itu, reset dihubungkan kembali dengan aktif tinggi serta input diberi clock, outputnya akan membentuk up/down asyncronous counter yang
terlihat pada tabel 1 dan 2.
Biasanya pembacaan biner output dibaca dari Q3,Q2,Q1,Q0, namun pada tabel
di atas Q0 terletak disebelah kanan dan Q3 sebelah kiri, tetapi hal tersebut
tidak perlu dipermasalahkan .
Dari data tabel 1 dapat kami ketahui bahwa counter yang terbentuk adalah counter up,
karena pada saat clock yang pertama kondisi outputnya
dari Q3,Q2,Q1,Q0 berlogic 0 atau
aktif rendah dan pada saat clock yang terakhir yaitu clock ke 16 kondisi outputnya adalah aktif tinggi
atau berlogic 1. Dan
sebaliknya pada tabel 2 diketahui bahwa counter yang terbentuk adalah counter
down. Karena pada saat clock yang
pertama semua output aktif tinggi atau berlogic 1. Kemudian pada saat clock
ke-16 semua output aktif rendah atau berlogic 0.
7.8
PERTANYAAN :
1. Apa
perbedaan antara Up/Down Asynchronous?
2.
Saat input RESET dalam keadaan apakah
counter akan selalu mengunci atau tidak dapat menghitung meskipun input clock
diberi pulsa ?
7.9 JAWABAN :
1. Up asyncrhonus adalah rangkaian digital yang berfungsi untung menghitung mulai dari nilai terendah
sampai pada nilai tegangan tinggi yang ditentukan. Pada rangkaian Up
Asynchronus dengan cara menghubungkan J dan K ke VCC, sedangkan output Q
dihubungkan dengan input clock JK flip-flop berikutnya. Kemudian pada down Asynchronous
yang terhubung dengan input clock berikutnya adalah Q’. pada saat counter up clock yang pertama kondisi outputnya
dari Q3,Q2,Q1,Q0 berlogic 0 atau
aktif rendah dan pada saat clock yang terakhir yaitu clock ke 16 kondisi outputnya adalah aktif tinggi
atau berlogic 1. Dan
sebaliknya untuk counter down, pada saat clock yang pertama
semua output aktif tinggi atau berlogic 1. Kemudian pada saat clock ke-16 semua
output aktif rendah atau berlogic 0.
2.
Pada percobaan ini, saat RESET dihubungkan dengan
aktif tinggi atau logic 1 dan
diberikan clock akan mengalami perubahan. Sedangkan saat reset dihubungkan
dengan
aktif renda atau berlogic 0
dan juga diberi clock tidak dapat menghitung walaupun diberi pulsa, karena
sudah terkunci.
7.10 KESIMPULAN
Dari percobaan yang
telah kami lakukan maka dapat dapat kami simpulkan bahwa :
1. Percobaan pertama (output Q dihubungkan dengan clock selanjutnya) dengan hasil data tabel 1 merupakan rangkaian up counter, karena pada saat clock yang pertama
kondisi outputnya memiliki aktif rendah semua atau berlogic 0 dan pada saat clock ke 16 kondisi outputnya memiliki
aktif tinggi semua atau berlogic 1. Sedangkan pada percobaan kedua (output Q invers
dihubungkan dengan clock selanjutnya) merupakan
rangkaian counter down, karena pada saat clock yang pertama semua output
aktif tinggi atau berlogic 1. Kemudian pada saat clock ke-16 semua output aktif
rendah atau berlogic 0.
 ){kind=link}