Elektro Digital :Percobaan UP SYNCHRONOUS COUNTER
PERCOBAAN 8
8.1. JUDUL
:
UP SYNCHRONOUS COUNTER
8.2.
TUJUAN : - Mahasiswa dapat mempelajari dan menjelaskan
operas Synchronous Up-
Counter.
8.3. LANDASAN TEORI :
Synchronous Up
Counter atau penghitung sinkron naik merupakan penghitung/counter
yang menghitung naik.
Rangkaian penghitung naik sinkron menggunakan sejumlah
flip-flop yang disusun secara parallel dimana semua masukan input clock dari
masing-masing flip-flop digabungkan menjadi satu dan dihubungkan dengan pulsa clock yang sama
pada pembangkit pulsa/generator fungsi.
Sedangkan input J
dan K dari flip-flop yang tersusun tersebut dikontrol oleh gerbang yang sesuai
untuk menentukan saat kapan output flip-flop akan berubah (‘Togle’).
8.4. DAFTAR ALAT :
1. Catu
daya. 1 buah
2. Function
generator. 1 buah
3. Resistor
470 Ohm 4 buah.
4. LED
4 buah.
5. IC
7476 2
buah.
6. IC
7408 1
buah.
7. Proto
Board 1 buah.
8. Kabel
jumper. 1 buah.
8.5. LANGKAH PERCOBAAN :
1. Buatlah
rangkaian seperti gambar 8.
 |
| PERCOBAAN UP SYNCHRONOUS COUNTER |
2. Berikan
input clock dengan frekuensi sebesar 1 Hz.
3.
Perhatikan nyala LED dan catat keadaan
ini pada tabel dibawah
Tabel Kebenaran :
Clock
|
Reset
|
Q3
|
Q2
|
Q1
|
Q0
|
-
|
1
|
||||
-
|
0
|
||||
-
|
1
|
||||
1
|
1
|
||||
2
|
1
|
||||
3
|
1
|
||||
4
|
1
|
||||
5
|
1
|
||||
6
|
1
|
||||
7
|
1
|
||||
8
|
1
|
||||
9
|
1
|
||||
10
|
1
|
||||
11
|
1
|
||||
12
|
1
|
||||
13
|
1
|
||||
14
|
1
|
||||
15
|
1
|
||||
16
|
1
|
8.6
DATA PERCOBAAN
Clock
|
Reset
|
Q3
|
Q2
|
Q1
|
Q0
|
-
|
1
|
1
|
1
|
1
|
1
|
-
|
0
|
0
|
0
|
0
|
0
|
-
|
1
|
1
|
1
|
1
|
1
|
1
|
1
|
0
|
0
|
0
|
0
|
2
|
1
|
0
|
0
|
0
|
1
|
3
|
1
|
0
|
0
|
1
|
0
|
4
|
1
|
0
|
0
|
1
|
1
|
5
|
1
|
0
|
1
|
0
|
0
|
6
|
1
|
0
|
1
|
0
|
1
|
7
|
1
|
0
|
1
|
1
|
0
|
8
|
1
|
0
|
1
|
1
|
1
|
9
|
1
|
1
|
0
|
0
|
0
|
10
|
1
|
1
|
0
|
0
|
1
|
11
|
1
|
1
|
0
|
1
|
0
|
12
|
1
|
1
|
0
|
1
|
1
|
13
|
1
|
1
|
1
|
0
|
0
|
14
|
1
|
1
|
1
|
0
|
1
|
15
|
1
|
1
|
1
|
1
|
0
|
16
|
1
|
1
|
1
|
1
|
1
|
8.7
PEMBAHASAN :
Pada
percobaan ke -8 ini kami membuat rangkaian digital UP SYNCHRONOUS
COUNTER menggunakan IC 7476 (JK flip-flop) dan IC7408 (gerbang AND). Dari rangkaian
synchronous counter diatas untuk mendapatkan kondisi togle dari logika HIGH
pada output flip-flop sebelumnya dipasang AND gate seperti terlihat pada gambar
diatas.
Dengan pemasangan AND sperti pada gambar
diatas maka :
a)
Flip-flop
pertama akan togle setiap input clock diberikan.
b)
Flip-flop
kedua akan togle hanya pada saat output flip-flop pertama (Q0) dalam kondisi
HIGH.
c)
Flip-flop
ketiga hanya akan togle apabila output flip-flop pertama (Q0) dan output flip-flop
kedua (Q1) dalam kondisi HIGH.
 |
| PERCOBAAN UP SYNCHRONOUS COUNTER |
Timing Diagram
Synchronous Counter Output dari masing-masig flip-flop (Q0, Q1, Q2 dan Q3)
menunjukan prose penghitungan (counter) naik dari setiap pemberian pulsa clock
pada input rangkaian. Dengan output seperti ini maka rangkaian counter diatas dinamakan
sebagai pengitung naik (Synchronous Up Counter).
8.8 PERTANYAAN :
1. Apa
perbedaan antara Asynchronous Counter dengan Synchronous Counter?
2. Sebutkan
kelebihan dan kekurangan dari kedua system tersebut !
8.9 JAWABAN :
1. Pada sinkron counter, pemicuan counter terjadi
serempak (dipicu oleh satu sumber clock) susunan flip flopnya paralel.
Sedangkan pada asinkron counter, minimal ada satu flip-flop dipicu oleh
keluaran flip flop lain atau dari sumber clock lain dan susunan flip-flopnya seri.
Perbedaan pencacah sinkron dengan
asinkron.*)
Ø Pencacah
sinkron (Serempak)
a.Masukan untuk denyut lonceng/clock dikembalikan
secara serempak.
b.Waktu penundaan counter adalah sama dengan
penundaan satu flip-flop.
c.Memerlukan sirkit clock yang berdaya tinggi,
sebab sirkit lonceng/clock tersebut harus menggerakkan semua flip-flop
secara serentak.
d.
Sering juga dinamakan pancacah jajar/paralel.*)
Ø Pencacah
Asinkron (tak serempak)
a.Masukan untuk denut
lonceng/clock dikembalikan secara tak serempak atautak
berurutan.
b.Waktu penundaan counter adalah waktu semua
penundaan flip-flopdijumlahkan.
c.Memerlukan sirkit clock yang berdaya rendah,
sebab hanya flip-flop yangpaling awal saja yang dikendalikan oleh
flip-flop.
d.Sering juga dinamakan pancacah seri/pencacah
biner..
2.
Konfigurasi parallel pada
syncronous counter ini
memberikan Synchronous counter
juga memanfaatkan kondisi togle dari sebuah flip flop,pada synchronous
conter flip-flop pertama
akan selalu togle
kemudian flip-flop selanjutnya
akan togle pada saat output Q flip-flop sebelumnya berlogika HIGH. Untuk
mendapatkan kondisi seperti
itu pada synchronous
counter ditambahkan gerbang AND
untuk membaca logika output flip-flop sebelumnya Mudah didesain untuk keperluan aplikasi yang lebih kompleks.
Tidak terjadi propagation delay karena semua flip-flop mendapat input clock
secara bersamaan. Memiliki kecepatan yang lebih baik dalam aplikasi counter
atau rangkaian yang lebih besar.
8.10 KESIMPULAN
:
Berdasarkan percobaan yang telah kami lakukan maka dapat
disimpulkan bahwa :
1.
Pada sinkron counter, pemicuan counter terjadi serempak
(dipicu oleh satu sumber clock) susunan flip-flopnya parallel.
2. Timing Diagram Synchronous Counter Output dari
masing-masig flip-flop (Q0, Q1, Q2 dan Q3) menunjukan prose penghitungan
(counter) naik dari setiap pemberian pulsa clock pada input rangkaian. Dengan output seperti ini maka
rangkaian counter diatas dinamakan sebagai pengitung naik (Synchronous Up
Counter).
cek video berikut ini :
